#

SRCDIR  = ../src
INCDIR  = ../../inc
LIBDIR  = ../../../lib/verilog/user

LDIRT = *.log *.edf *.lint *.synlog *.vsyn *.area *.reference \
	*.clock_tree *.constraint *.summary *.timing

#############################################
#  source files                             #
#############################################
AI_SRCS =       $(SRCDIR)/ai.v \
		$(SRCDIR)/ai_controller.v \
		$(SRCDIR)/ai_dma.v \
		$(SRCDIR)/ai_abus.v \
		$(LIBDIR)/cbus_driver.v

INC_SRCS =	$(INCDIR)/ai.vh \
		$(INCDIR)/rcp.vh \
		$(INCDIR)/reality.vh

default : ai.vsyn  

clobber :
	-rm -rf $(LDIRT)

#############################################
#  synthesis dependencies                   #
#############################################

ai.vsyn : ai.edf edf2vsyn.ss
	dc_shell -f edf2vsyn.ss

ai.edf : ai.ss $(AI_SRCS) $(INC_SRCS)
	dc_shell -f ai.ss | tee ai.synlog