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#  Verilog source files                             #
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SRCDIR  = ../src
INCDIR  = ../../inc
LIBDIR  = ../../../lib/verilog/user

MI_SRCS =       $(SRCDIR)/mi.v
LIB_SRCS =	$(LIBDIR)/cbus_driver.v \
		$(LIBDIR)/dbus_driver.v \
		$(LIBDIR)/ebus_driver.v
INC_SRCS =	$(INCDIR)/rcp.vh \
                $(INCDIR)/reality.vh


default : mi.edf  

mi.edf : mi.ss $(MI_SRCS) $(LIB_SRCS) $(INC_SRCS)
	dc_shell -f mi.ss | tee mi.synlog


PRDEPTH=../../../../..
include $(PRDEPTH)/PRdefs 
include $(PRDEPTH)/PRrules 
LDIRT = *.log *.edf *.lint *.synlog *.vsyn