#

#####################################################
#  Verilog source files                             #
#####################################################
SRCDIR  = ../src
INCDIR  = ../../inc

TM_SRCS =       $(SRCDIR)/tm.v \
		$(SRCDIR)/tm_load.v \
		$(SRCDIR)/tm_mux.v \
		$(SRCDIR)/tm_half.v \
		$(SRCDIR)/ram_bist_tmem.v

INC_SRCS =	$(INCDIR)/tex.vh

default : tm.edf tm.vsyn

tm.edf : tm.ss $(TM_SRCS) $(INC_SRCS)

PRDEPTH=../../../../..
include $(PRDEPTH)/PRdefs 
include $(PRDEPTH)/PRrules 
LDIRT = *.log *.edf *.lint *.synlog *.vsyn