/*****************************************************************************/
/* custom variables                                                          */
/*****************************************************************************/
wire_load = 256000
standard_load = 0.01
default_input_load = 20
default_output_load = 20
default_drive_cell = "dfntnh"
default_drive_pin = "q"

default_input_delay = 1.5
default_output_delay = 13.0
default_period = 16.0
default_uncertainty = 1.0


/*****************************************************************************/
/* default environment                                                       */
/*****************************************************************************/
set_operating_conditions NOM
set_wire_load wire_load -mode top


/*****************************************************************************/
/* clock and reset constraints                                               */
/*****************************************************************************/
create_clock clk -period default_period -waveform { 0.0 default_period / 2 }
create_clock gclk -period default_period -waveform { 0.0 default_period / 2 }
set_clock_skew -propagated -uncertainty default_uncertainty { clk gclk }
set_dont_touch_network { clk gclk }



/*****************************************************************************/
/* default constraint                                                        */
/*****************************************************************************/
set_input_delay default_input_delay -clock clk all_inputs() > /dev/null
set_output_delay default_output_delay -clock clk all_outputs() > /dev/null

/* loads and drives */
set_load default_output_load * standard_load all_outputs() > /dev/null
set_load default_input_load * standard_load all_inputs() > /dev/null
set_driving_cell -cell default_drive_cell -pin default_drive_pin all_inputs() > /dev/null

/* clock drive */
set_drive 0 { clk gclk }
set_input_delay 0 { clk gclk }

/*****************************************************************************/
/* custom constraints                                                        */
/*****************************************************************************/
set_input_delay 3.0 -clock clk { cs_cmd cs_st_attr }
set_input_delay 13.0 -clock clk { cs_ew_d }
set_input_delay 3.0 -clock clk { ew_cs_busy }
set_input_delay 3.0 -clock clk { ew_ep_startspan }
set_input_delay 3.0 -clock clk { ew_addr ew_length }
set_input_delay 3.0 -clock clk { spanbufrd }
set_input_delay 3.0 -clock clk { cs_st_prim }

/* at_bl */
set_output_delay 0.0 -clock clk st_dxz
set_output_delay 0.0 -clock clk st_dyz
set_output_delay 0.0 -clock clk color_image
set_output_delay 0.0 -clock clk z_image
set_output_delay 0.0 -clock clk tex_image
set_output_delay 0.0 -clock clk blend_color
set_output_delay 0.0 -clock clk fog_color
set_output_delay 0.0 -clock clk fill_color
set_output_delay 0.0 -clock clk other_modes
set_output_delay 0.0 -clock clk prim_depth

set_load 150 * standard_load other_modes

/* at_cc */
set_output_delay 0.0 -clock clk st_dxr
set_output_delay 0.0 -clock clk st_dxg
set_output_delay 0.0 -clock clk st_dxb
set_output_delay 0.0 -clock clk st_dxa
set_output_delay 0.0 -clock clk st_dyr
set_output_delay 0.0 -clock clk st_dyg
set_output_delay 0.0 -clock clk st_dyb
set_output_delay 0.0 -clock clk st_dya
set_output_delay 0.0 -clock clk combine_mode
set_output_delay 0.0 -clock clk env_color
set_output_delay 0.0 -clock clk prim_color
set_output_delay 0.0 -clock clk convert
set_output_delay 0.0 -clock clk key_r
set_output_delay 0.0 -clock clk key_gb

set_output_delay 13.5 -clock clk { noise }
set_load 150 * standard_load { noise }

/* at_ew */
set_output_delay 0.0 -clock clk ew_dxr
set_output_delay 0.0 -clock clk ew_dxg
set_output_delay 0.0 -clock clk ew_dxb
set_output_delay 0.0 -clock clk ew_dxa
set_output_delay 0.0 -clock clk ew_dxz
set_output_delay 0.0 -clock clk ew_dxs
set_output_delay 0.0 -clock clk ew_dxt
set_output_delay 0.0 -clock clk ew_dxw
set_output_delay 0.0 -clock clk ew_dyr
set_output_delay 0.0 -clock clk ew_dyg
set_output_delay 0.0 -clock clk ew_dyb
set_output_delay 0.0 -clock clk ew_dya
set_output_delay 0.0 -clock clk ew_dyz
set_output_delay 0.0 -clock clk ew_dys
set_output_delay 0.0 -clock clk ew_dyt
set_output_delay 0.0 -clock clk ew_dyw
set_output_delay 0.0 -clock clk scissor
set_output_delay 13.0 -clock clk ew_image_load

set_output_delay 0.0 -clock clk st_dys
set_output_delay 0.0 -clock clk st_dyt
set_output_delay 0.0 -clock clk st_dyw

/* internal signal load */
set_load 150 * standard_load { ew_scissor_tlut }

/* at_ms */
set_output_delay 0.0 -clock clk ms_xi
set_output_delay 0.0 -clock clk ms_xf
set_output_delay 0.0 -clock clk ms_count
set_output_delay 0.0 -clock clk ms_load
set_output_delay 0.0 -clock clk ms_load_tlut
set_output_delay 0.0 -clock clk ms_xdec
set_output_delay 12.5 -clock clk spanbufmt

/* at_tc */
set_output_delay 0.0 -clock clk st_dxs
set_output_delay 0.0 -clock clk st_dxt
set_output_delay 0.0 -clock clk st_dxw
set_output_delay 0.0 -clock clk shift_coord
set_output_delay 9.0 -clock clk level
set_output_delay 6.0 -clock clk tile