cs.tmg
1.78 KB
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
module_name = cs
default_input_delay = 1.5
default_output_delay = 13.0
default_period = 16.0
/**************************
* Clock definition *
*************************/
create_clock clk -period default_period -waveform {0 default_period / 2}
create_clock gclk -period default_period -waveform {0 default_period / 2}
/****************************
* input delays ****
***************************/
set_input_delay 13.0 -clock clk {xbus_cs_data[*]}
set_input_delay 4.0 -clock clk {xbus_cs_valid}
set_input_delay 3.0 -clock gclk {ew_cs_busy}
set_input_delay 3.0 -clock gclk {ms_busy}
set_input_delay 4.0 -clock gclk {rel_sync_tile}
set_input_delay 4.0 -clock gclk {rel_sync_pipe}
set_input_delay 4.0 -clock gclk {rel_sync_full}
set_input_delay 4.0 -clock gclk {rel_sync_load}
set_input_delay 0.5 -clock gclk {texel_size}
set_input_delay 0.5 -clock gclk {copy_fill}
/*******************************
* output delays ********
******************************/
set_output_delay 12.0 -clock gclk {tile_addr[*]}
set_output_delay 7.0 -clock gclk {cs_tc_data[*]}
set_output_delay 9.6 -clock gclk {we_tile_attr}
set_output_delay 8.0 -clock gclk {we_tile_size }
set_output_delay 4.0 -clock gclk {cs_ew_data[*]}
set_output_delay 3.0 -clock gclk {cs_ew_newprim}
set_output_delay 13.0 -clock clk {cs_xbus_req}
set_output_delay 13.0 -clock gclk {cmd[*]}
set_output_delay 13.0 -clock gclk {start_prim, attr_valid}
set_output_delay 13.0 -clock clk {cmd_busy}
/************************************
* Output loading ****
***********************************/
set_load 0.50 {tile_addr[*]}
set_load 0.50 {cs_tc_data[*]}
set_load 0.5 {we_tile_size, we_tile_attr}
set_load 2.0 {cs_ew_data[*]}
set_load 0.15 {cs_ew_newprim}
set_load 0.6 {cs_xbus_req}
set_load 1.5 {cmd[*]}
set_load 1.0 {start_prim, attr_valid}
set_load 0.4 {cmd_busy}