/************************************************************************/
/* Synthesis parameters                                                 */
/************************************************************************/
module                  = pi
clock                   = clock
dflt_input_delay        = 2.0
dflt_output_delay       = 14.0
dflt_pin_delay          = 10.0

current_design = module

/************************************************************************/
/* Clock and reset constraints                                          */
/************************************************************************/
create_clock            clock -period 16.0 -waveform {0.0 8.0}

/************************************************************************/
/* Default synthesis constraints                                        */
/************************************************************************/
set_input_delay         dflt_input_delay -clock clock all_inputs()
set_output_delay        dflt_output_delay -clock clock all_outputs()

/************************************************************************/
/* Module specific timing constraints                                   */
/************************************************************************/
set_input_delay  	5.0 -clock clock	{ cbus_read_enable }
set_input_delay  	5.0 -clock clock	{ cbus_write_enable }
set_input_delay  	5.0 -clock clock	{ dbus_enable }
set_input_delay         10.0 -clock clock        { cbus_data dbus_data }
set_output_delay        6.0 -clock clock        { cbus_data dbus_data }
set_output_delay dflt_pin_delay -clock clock \
    { ad16_data_out ad16_aleh ad16_alel }