vmudl_v.in
6.39 KB
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
241
242
243
244
245
246
247
248
249
prog_name vmudl_v
;;;;;;;;;;;;;;;;;;;
;;
reg_assign vS $v0
reg_assign vT $v1
reg_assign vD $v2
reg_assign vDexp $v3
reg_assign vTemp $v4
reg_assign vAccL $v5
reg_assign vAccM $v6
reg_assign vAccH $v7
reg_assign vAccLexp $v8
reg_assign vAccMexp $v9
reg_assign vAccHexp $v10
reg_assign v4000 $v11
reg_assign v0001 $v12
;
;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;; Slice0: (0,0)
;; Slice0: (0,ffff)
;; Slice0: (ffff,0)
;; Slice0: (ffff,ffff)
;; Slice0: (7fff,0)
;; Slice0: (0,7fff)
;; Slice0: (ffff,7fff)
;; Slice0: (7fff,ffff)
;;
start
op vmudl
element vector
vS 0x0000 0x0000 0xffff 0xffff 0x7fff 0x0000 0xffff 0x7fff
vT 0x0000 0xffff 0x0000 0xffff 0x0000 0x7fff 0x7fff 0xffff
vAccL 0x1111 0x2222 0x3333 0x4444 0x5555 0x6666 0x7777 0x8888
vAccM 0x9999 0xaaaa 0xbbbb 0xcccc 0xdddd 0xeeee 0xffff 0x0000
vAccH 0x1234 0x5678 0x9abc 0xdef0 0xfedc 0xba98 0x7654 0x3210
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;; Slice0: (1,1)
;; Slice1: (0,1)
;; Slice2: (1,0)
;; Slice3: (1,ffff)
;; Slice4: (ffff,1)
;; Slice5: (8001,7fff)
;; Slice6: (7fff,8001)
;; Slice7: (8001,-7fff)
;;
start
op vmudl
element vector
vS 0x0001 0x0000 0x0001 0x0001 0xffff 0x8001 0x7fff 0x8001
vT 0x0001 0x0001 0x0000 0xffff 0x0001 0x7fff 0x8001 0x8001
vAccL 0x1111 0x2222 0x3333 0x4444 0x5555 0x6666 0x7777 0x8888
vAccM 0x9999 0xaaaa 0xbbbb 0xcccc 0xdddd 0xeeee 0xffff 0x0000
vAccH 0x1234 0x5678 0x9abc 0xdef0 0xfedc 0xba98 0x7654 0x3210
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;
;; Slice0: (1,8001)
;; Slice1: (8001,1)
;; Slice2: (7fff,7fff)
;; Slice3: (8000,0)
;; Slice4: (0,8000)
;; Slice5: (8000,1)
;; Slice6: (1,8000)
;; Slice7: (8000,8000)
;;
start
op vmudl
element vector
vS 0x0001 0x8001 0x7fff 0x8000 0x0000 0x8000 0x0001 0x8000
vT 0x8001 0x0001 0x7fff 0x0000 0x8000 0x0001 0x8000 0x8000
vAccL 0x1111 0x2222 0x3333 0x4444 0x5555 0x6666 0x7777 0x8888
vAccM 0x9999 0xaaaa 0xbbbb 0xcccc 0xdddd 0xeeee 0xffff 0x0000
vAccH 0x1234 0x5678 0x9abc 0xdef0 0xfedc 0xba98 0x7654 0x3210
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;
;; Slice0: (8000,ffff)
;; Slice1: (ffff,8000)
;; Slice2: (4000,0)
;; Slice3: (4000,1)
;; Slice4: (4000,ffff)
;; Slice5: (4000,7fff)
;; Slice6: (4000,8001)
;; Slice7: (4000,8000)
;;
start
op vmudl
element vector
vS 0x8000 0xffff 0x4000 0x4000 0x4000 0x4000 0x4000 0x4000
vT 0xffff 0x8000 0x0000 0x0001 0xffff 0x7fff 0x8001 0x8000
vAccL 0x1111 0x2222 0x3333 0x4444 0x5555 0x6666 0x7777 0x8888
vAccM 0x9999 0xaaaa 0xbbbb 0xcccc 0xdddd 0xeeee 0xffff 0x0000
vAccH 0x1234 0x5678 0x9abc 0xdef0 0xfedc 0xba98 0x7654 0x3210
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;
;; Slice0: (0,4000)
;; Slice1: (1,4000)
;; Slice2: (ffff,4000)
;; Slice3: (7fff,4000)
;; Slice4: (8001,4000)
;; Slice5: (8000,4000)
;; Slice6: (4000,4000)
;; Slice7: (1111,1111)
;;
start
op vmudl
element vector
vS 0x0000 0x0001 0xffff 0x7fff 0x8001 0x8000 0x4000 0x1111
vT 0x4000 0x4000 0x4000 0x4000 0x4000 0x4000 0x4000 0x1111
vAccL 0x1111 0x2222 0x3333 0x4444 0x5555 0x6666 0x7777 0x8888
vAccM 0x9999 0xaaaa 0xbbbb 0xcccc 0xdddd 0xeeee 0xffff 0x0000
vAccH 0x1234 0x5678 0x9abc 0xdef0 0xfedc 0xba98 0x7654 0x3210
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;
;; Slice0: (0001,0001)
;; Slice1: (0003,0003)
;; Slice2: (0007,0007)
;; Slice3: (000f,000f)
;; Slice4: (001f,001f)
;; Slice5: (003f,003f)
;; Slice6: (007f,007f)
;; Slice7: (00ff,00ff)
;;
start
op vmudl
element vector
vS 0x0001 0x0003 0x0007 0x000f 0x001f 0x003f 0x007f 0x00ff
vT 0x0001 0x0003 0x0007 0x000f 0x001f 0x003f 0x007f 0x00ff
vAccL 0x1111 0x2222 0x3333 0x4444 0x5555 0x6666 0x7777 0x8888
vAccM 0x9999 0xaaaa 0xbbbb 0xcccc 0xdddd 0xeeee 0xffff 0x0000
vAccH 0x1234 0x5678 0x9abc 0xdef0 0xfedc 0xba98 0x7654 0x3210
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;
;; Slice0: (01ff,01ff)
;; Slice1: (03ff,03ff)
;; Slice2: (07ff,07ff)
;; Slice3: (0fff,0fff)
;; Slice4: (1fff,1fff)
;; Slice5: (3fff,3fff)
;; Slice6: (7fff,7fff)
;; Slice7: (ffff,ffff)
;;
start
op vmudl
element vector
vS 0x01ff 0x03ff 0x07ff 0x0fff 0x1fff 0x3fff 0x7fff 0xffff
vT 0x01ff 0x03ff 0x07ff 0x0fff 0x1fff 0x3fff 0x7fff 0xffff
vAccL 0x1111 0x2222 0x3333 0x4444 0x5555 0x6666 0x7777 0x8888
vAccM 0x9999 0xaaaa 0xbbbb 0xcccc 0xdddd 0xeeee 0xffff 0x0000
vAccH 0x1234 0x5678 0x9abc 0xdef0 0xfedc 0xba98 0x7654 0x3210
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;
;; Slice0: (8000,8000)
;; Slice1: (c000,c000)
;; Slice2: (e000,e000)
;; Slice3: (f000,f000)
;; Slice4: (f800,f800)
;; Slice5: (fc00,fc00)
;; Slice6: (fe00,fe00)
;; Slice7: (ff00,ff00)
;;
start
op vmudl
element vector
vS 0x8000 0xc000 0xe000 0xf000 0xf800 0xfc00 0xfe00 0xff00
vT 0x8000 0xc000 0xe000 0xf000 0xf800 0xfc00 0xfe00 0xff00
vAccL 0x1111 0x2222 0x3333 0x4444 0x5555 0x6666 0x7777 0x8888
vAccM 0x9999 0xaaaa 0xbbbb 0xcccc 0xdddd 0xeeee 0xffff 0x0000
vAccH 0x1234 0x5678 0x9abc 0xdef0 0xfedc 0xba98 0x7654 0x3210
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;
;; Slice0: (ff80,ff80)
;; Slice1: (ffc0,ffc0)
;; Slice2: (ffe0,ffe0)
;; Slice3: (fff0,fff0)
;; Slice4: (fff8,fff8)
;; Slice5: (fffc,fffc)
;; Slice6: (fffe,fffe)
;; Slice7: (7fff,7fff)
;;
start
op vmudl
element vector
vS 0xff80 0xffc0 0xffe0 0xfff0 0xfff8 0xfffc 0xfffe 0x7fff
vT 0xff80 0xffc0 0xffe0 0xfff0 0xfff8 0xfffc 0xfffe 0x7fff
vAccL 0x1111 0x2222 0x3333 0x4444 0x5555 0x6666 0x7777 0x8888
vAccM 0x9999 0xaaaa 0xbbbb 0xcccc 0xdddd 0xeeee 0xffff 0x0000
vAccH 0x1234 0x5678 0x9abc 0xdef0 0xfedc 0xba98 0x7654 0x3210
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;
;; Slice0: (4000,4000)
;; Slice1: (6000,6000)
;; Slice2: (7000,7000)
;; Slice3: (7800,7800)
;; Slice4: (7c00,7c00)
;; Slice5: (7e00,7e00)
;; Slice6: (7f00,7f00)
;; Slice7: (7f80,7f80)
;;
start
op vmudl
element vector
vS 0x4000 0x6000 0x7000 0x7800 0x7c00 0x7e00 0x7f00 0x7f80
vT 0x4000 0x6000 0x7000 0x7800 0x7c00 0x7e00 0x7f00 0x7f80
vAccL 0x1111 0x2222 0x3333 0x4444 0x5555 0x6666 0x7777 0x8888
vAccM 0x9999 0xaaaa 0xbbbb 0xcccc 0xdddd 0xeeee 0xffff 0x0000
vAccH 0x1234 0x5678 0x9abc 0xdef0 0xfedc 0xba98 0x7654 0x3210
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;