prog_name  dp_sqrt_neg
;;;;;;;;;;;;;;;;;;;
start
op init_div
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt

element 5w
reg_assign vS $v4
vsh_offset 2
elh_offset 3

reg_assign vTH    $v1
reg_assign vTL    $v3
reg_assign vDH    $v5
reg_assign vDL    $v7
reg_assign vDHexp $v9
reg_assign vDLexp $v11
reg_assign vTemp  $v13

dData  0  0xffff_ffff
dData  1  0xffff_7ffe
dData  2  0xffff_7fff
dData  3  0xffff_8000
dData  4  0xffff_8001
dData  5  0xffff_0000
dData  6  0xfffe_8000
dData  7  0xefff_8000

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt

element 1w
reg_assign vS $v0
vsh_offset 4
elh_offset 2

reg_assign vTH    $v15
reg_assign vTL    $v17
reg_assign vDH    $v19
reg_assign vDL    $v21
reg_assign vDHexp $v23
reg_assign vDLexp $v25
reg_assign vTemp  $v27

dData  0  0xffff_fffe
dData  1  0xffff_fffd
dData  2  0xffff_fffb
dData  3  0xffff_fff7
dData  4  0xffff_ffef
dData  5  0xffff_ffdf
dData  6  0xffff_ffbf
dData  7  0xffff_ff7f

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt

element 0w
reg_assign vS $v6
vsh_offset 2
elh_offset 4

reg_assign vTH    $v29
reg_assign vTL    $v31
reg_assign vDH    $v5
reg_assign vDL    $v2
reg_assign vDHexp $v4
reg_assign vDLexp $v6
reg_assign vTemp  $v8

dData  0  0xffff_feff
dData  1  0xffff_fdff
dData  2  0xffff_fbff
dData  3  0xffff_f7ff
dData  4  0xffff_efff
dData  5  0xffff_dfff
dData  6  0xffff_bfff
dData  7  0xffff_7fff

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt

element 7w
reg_assign vS $v3
vsh_offset 6
elh_offset 1

reg_assign vTH    $v10
reg_assign vTL    $v12
reg_assign vDH    $v14
reg_assign vDL    $v16
reg_assign vDHexp $v18
reg_assign vDLexp $v20
reg_assign vTemp  $v22

dData  0  0xfffe_ffff
dData  1  0xfffd_ffff
dData  2  0xfffb_ffff
dData  3  0xfff7_ffff
dData  4  0xffef_ffff
dData  5  0xffdf_ffff
dData  6  0xffbf_ffff
dData  7  0xff7f_ffff

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt

element 5w
reg_assign vS $v7
vsh_offset 0
elh_offset 3

reg_assign vTH    $v24
reg_assign vTL    $v26
reg_assign vDH    $v28
reg_assign vDL    $v30
reg_assign vDHexp $v1
reg_assign vDLexp $v4
reg_assign vTemp  $v8

dData  0  0xfeff_ffff
dData  1  0xfdff_ffff
dData  2  0xfbff_ffff
dData  3  0xf7ff_ffff
dData  4  0xefff_ffff
dData  5  0xdfff_ffff
dData  6  0xbfff_ffff
dData  7  0x7fff_ffff

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt

element 2w
reg_assign vS $v3
vsh_offset 4
elh_offset 0

reg_assign vTH    $v12
reg_assign vTL    $v16
reg_assign vDH    $v20
reg_assign vDL    $v24
reg_assign vDHexp $v28
reg_assign vDLexp $v31
reg_assign vTemp  $v1

dData  0  0xabcd_ef01
dData  1  0xff78_8920
dData  2  0xff12_efad
dData  3  0xf98a_2983
dData  4  0xffff_98a9
dData  5  0xfffc_9182
dData  6  0xffff_ff34
dData  7  0xffff_1234

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt

element 0w
reg_assign vS $v7
vsh_offset 7
elh_offset 5

reg_assign vTH    $v12
reg_assign vTL    $v16
reg_assign vDH    $v20
reg_assign vDL    $v24
reg_assign vDHexp $v28
reg_assign vDLexp $v31
reg_assign vTemp  $v1

dData  0  0xffff_fff5
dData  1  0xffff_ffab
dData  2  0xffff_f123
dData  3  0xffff_4567
dData  4  0xfff9_abcd
dData  5  0xff23_9876
dData  6  0xf765_efab
dData  7  0xd981_0918

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt

element 1w
reg_assign vS $v6
vsh_offset 5
elh_offset 2

reg_assign vTH    $v12
reg_assign vTL    $v16
reg_assign vDH    $v20
reg_assign vDL    $v24
reg_assign vDHexp $v28
reg_assign vDLexp $v31
reg_assign vTemp  $v1

dData  0  0xffff_fff1
dData  1  0xffff_ff2f
dData  2  0xffff_ffff
dData  3  0xffff_f3ff
dData  4  0xffff_4fff
dData  5  0xffff_f5ff
dData  6  0xffff_ff6f
dData  7  0xffff_fff7

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt

element 6w
reg_assign vS $v4
vsh_offset 5
elh_offset 1

reg_assign vTH    $v12
reg_assign vTL    $v16
reg_assign vDH    $v20
reg_assign vDL    $v24
reg_assign vDHexp $v28
reg_assign vDLexp $v31
reg_assign vTemp  $v1

dData  0  0x8000_0000
dData  1  0xc000_0000
dData  2  0xf000_ffff
dData  3  0xfc00_1234
dData  4  0xff00_abcd
dData  5  0xffc0_3456
dData  6  0xffe0_9876
dData  7  0xfffc_8763

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt

element 2w
reg_assign vS $v6
vsh_offset 7
elh_offset 3

reg_assign vTH    $v12
reg_assign vTL    $v16
reg_assign vDH    $v20
reg_assign vDL    $v24
reg_assign vDHexp $v28
reg_assign vDLexp $v31
reg_assign vTemp  $v1

dData  0  0xffff_c123
dData  1  0xffff_f876
dData  2  0xffff_fef0
dData  3  0xffff_ff80
dData  4  0xffff_ffed
dData  5  0xffff_fff7
dData  6  0x8888_8888
dData  7  0x9876_5432

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;