module rdram(RxClk, TxClk, BusEnable, BusCtrl, BusData, SIn, SOut,
   VRef);

input RxClk;
input TxClk;
input BusEnable;
inout BusCtrl;
inout [8:0] BusData;
input SIn;
output SOut;
input VRef;

rdram_near_model rdram_near_model_0
   (RxClk, TxClk, BusEnable, BusCtrl, BusData, SIn, SOut);

endmodule