ri_rac.v
14.5 KB
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
module ri_rac ( reset_l, ri_cbus_read_enable, ri_cbus_write_enable,
cbus_command, ri_read_grant, dma_ready, dma_start, dma_last,
ri_read_request, sp_dbus_read_enable, mi_dbus_read_enable,
span_dbus_read_enable, sp_dbus_write_enable, mi_dbus_write_enable,
pi_dbus_write_enable, si_dbus_write_enable, span_dbus_write_enable,
c_ctl_en, c_ctl_ld, c_ctl_i, cbus_data, dbus_data, ebus_data, syn_clk,
bist_flag, tx_clk, syn_clk_set,
rac_reset, v_ref, bist_mode, iost_mode, tst_c_ctl_en,
tst_c_ctl_ld, tst_c_ctl_i, c_ctl_pgm, pwr_up, ext_be, by_pass,
.bus_ctrl_rac_i(bus_ctrl_rac), .bus_data_rac_i(bus_data_rac),
.bus_enable_rac_o(bus_enable_rac), .bus_ctrl_rac_o(bus_ctrl_rac),
.bus_data_rac_o(bus_data_rac));
input [2:0] cbus_command;
output [5:0] c_ctl_i;
inout [31:0] cbus_data;
inout [63:0] dbus_data;
inout [7:0] ebus_data;
input [5:0] tst_c_ctl_i;
inout [8:0] bus_data_rac;
input reset_l, ri_cbus_read_enable, ri_cbus_write_enable,
ri_read_grant, tx_clk, rac_reset, v_ref, bist_mode, iost_mode,
tst_c_ctl_en, tst_c_ctl_ld, c_ctl_pgm, pwr_up, ext_be, by_pass,
syn_clk_set;
output dma_ready, dma_start, dma_last, ri_read_request, sp_dbus_read_enable,
mi_dbus_read_enable, span_dbus_read_enable, sp_dbus_write_enable,
mi_dbus_write_enable, pi_dbus_write_enable, si_dbus_write_enable,
span_dbus_write_enable, c_ctl_en, c_ctl_ld, syn_clk,
bus_enable_rac, bist_flag;
inout bus_ctrl_rac;
wire \r_data_7[3] , \rbus_data_out[8] , \r_data_6[6] , \r_data_2[5] ,
\r_data_6[2] , \r_data_2[1] , \r_data_1[8] , \rac_sel_in[3] ,
\rbus_enable_out[0] , \r_data_1[4] , \rbus_enable_out[4] ,
\r_data_1[0] , \rbus_extend_out[3] , \rbus_control_out[7] ,
\rbus_extend_out[7] , \rbus_control_out[3] , \r_data_3[2] ,
\r_data_3[6] , \r_data_0[2] , \r_data_4[3] , \r_data_0[6] ,
\r_data_4[7] , \rbus_data_out[16] , \rbus_data_out[28] , \r_data_5[0] ,
\rbus_data_out[12] , \rbus_data_out[24] , \r_data_5[4] ,
\rbus_data_out[36] , \rbus_data_out[48] , \rbus_data_out[20] ,
\r_data_5[8] , \rbus_data_out[32] , \rbus_data_out[44] ,
\rbus_data_out[56] , \rbus_data_out[40] , \rbus_data_out[52] ,
\rac_sel_out[1] , \r_data_7[8] , \rbus_data_out[3] ,
\rbus_data_out[60] , \r_data_7[4] , \rbus_data_out[7] , \r_data_7[0] ,
stop_r, stop_t, \r_data_6[7] , \r_data_2[6] , \r_data_6[3] ,
\r_data_2[2] , \r_data_1[5] , \rac_sel_in[0] , \rbus_enable_out[3] ,
\r_data_1[1] , \rbus_extend_out[2] , \rbus_enable_out[7] ,
\rbus_extend_out[6] , \rbus_control_out[4] , \r_data_3[1] ,
\rbus_control_out[0] , \r_data_3[5] , \r_data_0[1] , \r_data_4[2] ,
\r_data_0[5] , \r_data_4[6] , \rbus_data_out[17] , \rbus_data_out[29] ,
\r_data_0[9] , \rbus_data_out[13] , \rbus_data_out[25] , \r_data_5[3] ,
\rbus_data_out[37] , \rbus_data_out[49] , \rbus_data_out[21] ,
\r_data_5[7] , \rbus_data_out[33] , \rbus_data_out[45] ,
\rbus_data_out[57] , \rbus_data_out[41] , \rbus_data_out[53] ,
\rac_sel_out[2] , \rbus_data_out[2] , \rbus_data_out[61] ,
\r_data_7[5] , \rbus_data_out[6] , \r_data_7[1] , \r_data_6[8] ,
\r_data_2[7] , \r_data_6[4] , \r_data_2[3] , \r_data_6[0] ,
\r_data_1[6] , \rac_sel_in[1] , \rbus_enable_out[2] , \r_data_1[2] ,
\rbus_extend_out[1] , \rbus_enable_out[6] , \rbus_extend_out[5] ,
\rbus_control_out[5] , \r_data_3[0] , \rbus_control_out[1] ,
\r_data_3[4] , \r_data_0[0] , \r_data_3[8] , \r_data_4[1] ,
\r_data_0[4] , \r_data_4[5] , \rbus_data_out[18] , \r_data_0[8] ,
\rbus_data_out[14] , \rbus_data_out[26] , \r_data_5[2] ,
\rbus_data_out[38] , \rbus_data_out[10] , \rbus_data_out[22] ,
\r_data_5[6] , \rbus_data_out[34] , \rbus_data_out[46] ,
\rbus_data_out[58] , \rbus_data_out[30] , \rbus_data_out[42] ,
\rbus_data_out[54] , \rac_sel_out[3] , \rbus_data_out[50] ,
\rbus_data_out[1] , \rbus_data_out[62] , \r_data_7[6] ,
\rbus_data_out[5] , \r_data_7[2] , \rbus_data_out[9] , \r_data_2[8] ,
\r_data_6[5] , \r_data_2[4] , \r_data_6[1] , \r_data_2[0] ,
\r_data_1[7] , \rac_sel_in[2] , \rbus_enable_out[1] , \r_data_1[3] ,
\rbus_extend_out[0] , \rbus_enable_out[5] , \rbus_extend_out[4] ,
\rbus_control_out[6] , \rbus_control_out[2] , \r_data_3[3] ,
\r_data_3[7] , \r_data_4[0] , \r_data_0[3] , \r_data_4[4] ,
\rbus_data_out[19] , \r_data_0[7] , \r_data_4[8] , \rbus_data_out[15] ,
\rbus_data_out[27] , \r_data_5[1] , \rbus_data_out[39] ,
\rbus_data_out[11] , \rbus_data_out[23] , \r_data_5[5] ,
\rbus_data_out[35] , \rbus_data_out[47] , \rbus_data_out[59] ,
\r_data_5[9] , \rbus_data_out[31] , \rbus_data_out[43] ,
\rbus_data_out[55] , \rbus_data_out[51] , \rbus_data_out[0] ,
\rbus_data_out[63] , \rac_sel_out[0] , \r_data_7[7] ,
\rbus_data_out[4] ;
wire UNCONNECTED_1 , UNCONNECTED_2 , UNCONNECTED_3 , UNCONNECTED_4 ,
UNCONNECTED_5 , UNCONNECTED_6 ;
wire clock = syn_clk;
wire syn_clk_fd, syn_clk_in;
an02d1 g_0(
.a1(syn_clk_fd),
.a2(syn_clk_set),
.z(syn_clk_in));
ri ri_0 ( .clock(clock), .reset_l(reset_l), .cbus_read_enable(
ri_cbus_read_enable), .cbus_write_enable(ri_cbus_write_enable),
.cbus_command(cbus_command), .read_grant(ri_read_grant),
.rbus_data_in({\r_data_0[7] , \r_data_0[6] , \r_data_0[5] ,
\r_data_0[4] , \r_data_0[3] , \r_data_0[2] , \r_data_0[1] ,
\r_data_0[0] , \r_data_1[7] , \r_data_1[6] , \r_data_1[5] ,
\r_data_1[4] , \r_data_1[3] , \r_data_1[2] , \r_data_1[1] ,
\r_data_1[0] , \r_data_2[7] , \r_data_2[6] , \r_data_2[5] ,
\r_data_2[4] , \r_data_2[3] , \r_data_2[2] , \r_data_2[1] ,
\r_data_2[0] , \r_data_3[7] , \r_data_3[6] , \r_data_3[5] ,
\r_data_3[4] , \r_data_3[3] , \r_data_3[2] , \r_data_3[1] ,
\r_data_3[0] , \r_data_4[7] , \r_data_4[6] , \r_data_4[5] ,
\r_data_4[4] , \r_data_4[3] , \r_data_4[2] , \r_data_4[1] ,
\r_data_4[0] , \r_data_5[7] , \r_data_5[6] , \r_data_5[5] ,
\r_data_5[4] , \r_data_5[3] , \r_data_5[2] , \r_data_5[1] ,
\r_data_5[0] , \r_data_6[7] , \r_data_6[6] , \r_data_6[5] ,
\r_data_6[4] , \r_data_6[3] , \r_data_6[2] , \r_data_6[1] ,
\r_data_6[0] , \r_data_7[7] , \r_data_7[6] , \r_data_7[5] ,
\r_data_7[4] , \r_data_7[3] , \r_data_7[2] , \r_data_7[1] ,
\r_data_7[0] }), .rbus_extend_in({\r_data_0[8] , \r_data_1[8] ,
\r_data_2[8] , \r_data_3[8] , \r_data_4[8] , \r_data_5[8] ,
\r_data_6[8] , \r_data_7[8] }), .ack(\r_data_0[9] ), .nack(
\r_data_5[9] ), .ready(dma_ready), .start(dma_start), .last(dma_last),
.read_request(ri_read_request), .sp_dbus_read_enable(
sp_dbus_read_enable), .mi_dbus_read_enable(mi_dbus_read_enable),
.span_dbus_read_enable(span_dbus_read_enable), .sp_dbus_write_enable(
sp_dbus_write_enable), .mi_dbus_write_enable(mi_dbus_write_enable),
.pi_dbus_write_enable(pi_dbus_write_enable), .si_dbus_write_enable(
si_dbus_write_enable), .span_dbus_write_enable(span_dbus_write_enable),
.rbus_data_out({\rbus_data_out[63] , \rbus_data_out[62] ,
\rbus_data_out[61] , \rbus_data_out[60] , \rbus_data_out[59] ,
\rbus_data_out[58] , \rbus_data_out[57] , \rbus_data_out[56] ,
\rbus_data_out[55] , \rbus_data_out[54] , \rbus_data_out[53] ,
\rbus_data_out[52] , \rbus_data_out[51] , \rbus_data_out[50] ,
\rbus_data_out[49] , \rbus_data_out[48] , \rbus_data_out[47] ,
\rbus_data_out[46] , \rbus_data_out[45] , \rbus_data_out[44] ,
\rbus_data_out[43] , \rbus_data_out[42] , \rbus_data_out[41] ,
\rbus_data_out[40] , \rbus_data_out[39] , \rbus_data_out[38] ,
\rbus_data_out[37] , \rbus_data_out[36] , \rbus_data_out[35] ,
\rbus_data_out[34] , \rbus_data_out[33] , \rbus_data_out[32] ,
\rbus_data_out[31] , \rbus_data_out[30] , \rbus_data_out[29] ,
\rbus_data_out[28] , \rbus_data_out[27] , \rbus_data_out[26] ,
\rbus_data_out[25] , \rbus_data_out[24] , \rbus_data_out[23] ,
\rbus_data_out[22] , \rbus_data_out[21] , \rbus_data_out[20] ,
\rbus_data_out[19] , \rbus_data_out[18] , \rbus_data_out[17] ,
\rbus_data_out[16] , \rbus_data_out[15] , \rbus_data_out[14] ,
\rbus_data_out[13] , \rbus_data_out[12] , \rbus_data_out[11] ,
\rbus_data_out[10] , \rbus_data_out[9] , \rbus_data_out[8] ,
\rbus_data_out[7] , \rbus_data_out[6] , \rbus_data_out[5] ,
\rbus_data_out[4] , \rbus_data_out[3] , \rbus_data_out[2] ,
\rbus_data_out[1] , \rbus_data_out[0] }), .rbus_extend_out({
\rbus_extend_out[7] , \rbus_extend_out[6] , \rbus_extend_out[5] ,
\rbus_extend_out[4] , \rbus_extend_out[3] , \rbus_extend_out[2] ,
\rbus_extend_out[1] , \rbus_extend_out[0] }), .rbus_control_out({
\rbus_control_out[7] , \rbus_control_out[6] , \rbus_control_out[5] ,
\rbus_control_out[4] , \rbus_control_out[3] , \rbus_control_out[2] ,
\rbus_control_out[1] , \rbus_control_out[0] }), .rbus_enable_out({
\rbus_enable_out[7] , \rbus_enable_out[6] , \rbus_enable_out[5] ,
\rbus_enable_out[4] , \rbus_enable_out[3] , \rbus_enable_out[2] ,
\rbus_enable_out[1] , \rbus_enable_out[0] }), .c_ctl_en(c_ctl_en),
.c_ctl_ld(c_ctl_ld), .c_ctl_i(c_ctl_i), .rac_sel_in({\rac_sel_in[3] ,
\rac_sel_in[2] , \rac_sel_in[1] , \rac_sel_in[0] }), .rac_sel_out({
\rac_sel_out[3] , \rac_sel_out[2] , \rac_sel_out[1] , \rac_sel_out[0]
}), .stop_t(stop_t), .stop_r(stop_r), .cbus_data(cbus_data),
.dbus_data(dbus_data), .ebus_data(ebus_data) );
rac rac_0 ( .RData7({UNCONNECTED_1, \r_data_7[8] , \r_data_7[7] ,
\r_data_7[6] , \r_data_7[5] , \r_data_7[4] , \r_data_7[3] ,
\r_data_7[2] , \r_data_7[1] , \r_data_7[0] }), .RData6({UNCONNECTED_2,
\r_data_6[8] , \r_data_6[7] , \r_data_6[6] , \r_data_6[5] ,
\r_data_6[4] , \r_data_6[3] , \r_data_6[2] , \r_data_6[1] ,
\r_data_6[0] }), .RData5({\r_data_5[9] , \r_data_5[8] , \r_data_5[7] ,
\r_data_5[6] , \r_data_5[5] , \r_data_5[4] , \r_data_5[3] ,
\r_data_5[2] , \r_data_5[1] , \r_data_5[0] }), .RData4({UNCONNECTED_3,
\r_data_4[8] , \r_data_4[7] , \r_data_4[6] , \r_data_4[5] ,
\r_data_4[4] , \r_data_4[3] , \r_data_4[2] , \r_data_4[1] ,
\r_data_4[0] }), .RData3({UNCONNECTED_4, \r_data_3[8] , \r_data_3[7] ,
\r_data_3[6] , \r_data_3[5] , \r_data_3[4] , \r_data_3[3] ,
\r_data_3[2] , \r_data_3[1] , \r_data_3[0] }), .RData2({UNCONNECTED_5,
\r_data_2[8] , \r_data_2[7] , \r_data_2[6] , \r_data_2[5] ,
\r_data_2[4] , \r_data_2[3] , \r_data_2[2] , \r_data_2[1] ,
\r_data_2[0] }), .RData1({UNCONNECTED_6, \r_data_1[8] , \r_data_1[7] ,
\r_data_1[6] , \r_data_1[5] , \r_data_1[4] , \r_data_1[3] ,
\r_data_1[2] , \r_data_1[1] , \r_data_1[0] }), .RData0({\r_data_0[9] ,
\r_data_0[8] , \r_data_0[7] , \r_data_0[6] , \r_data_0[5] ,
\r_data_0[4] , \r_data_0[3] , \r_data_0[2] , \r_data_0[1] ,
\r_data_0[0] }), .SynClk(syn_clk), .SynClkFd(syn_clk_fd), .BusEnable(
bus_enable_rac), .BISTFlag(bist_flag), .BusCtrl(bus_ctrl_rac),
.BusData(bus_data_rac), .BusClk(tx_clk), .BDSel({\rac_sel_out[3] ,
\rac_sel_out[2] , \rac_sel_out[1] , \rac_sel_out[0] }), .BCSel({
\rac_sel_out[3] , \rac_sel_out[2] , \rac_sel_out[1] , \rac_sel_out[0]
}), .BESel({\rac_sel_out[3] , \rac_sel_out[2] , \rac_sel_out[1] ,
\rac_sel_out[0] }), .RDSel({\rac_sel_in[3] , \rac_sel_in[2] ,
\rac_sel_in[1] , \rac_sel_in[0] }), .RCSel({\rac_sel_in[3] ,
\rac_sel_in[2] , \rac_sel_in[1] , \rac_sel_in[0] }), .Reset(rac_reset),
.TData7({\rbus_enable_out[0] , \rbus_control_out[0] ,
\rbus_extend_out[0] , \rbus_data_out[7] , \rbus_data_out[6] ,
\rbus_data_out[5] , \rbus_data_out[4] , \rbus_data_out[3] ,
\rbus_data_out[2] , \rbus_data_out[1] , \rbus_data_out[0] }), .TData6(
{\rbus_enable_out[1] , \rbus_control_out[1] , \rbus_extend_out[1] ,
\rbus_data_out[15] , \rbus_data_out[14] , \rbus_data_out[13] ,
\rbus_data_out[12] , \rbus_data_out[11] , \rbus_data_out[10] ,
\rbus_data_out[9] , \rbus_data_out[8] }), .TData5({
\rbus_enable_out[2] , \rbus_control_out[2] , \rbus_extend_out[2] ,
\rbus_data_out[23] , \rbus_data_out[22] , \rbus_data_out[21] ,
\rbus_data_out[20] , \rbus_data_out[19] , \rbus_data_out[18] ,
\rbus_data_out[17] , \rbus_data_out[16] }), .TData4({
\rbus_enable_out[3] , \rbus_control_out[3] , \rbus_extend_out[3] ,
\rbus_data_out[31] , \rbus_data_out[30] , \rbus_data_out[29] ,
\rbus_data_out[28] , \rbus_data_out[27] , \rbus_data_out[26] ,
\rbus_data_out[25] , \rbus_data_out[24] }), .TData3({
\rbus_enable_out[4] , \rbus_control_out[4] , \rbus_extend_out[4] ,
\rbus_data_out[39] , \rbus_data_out[38] , \rbus_data_out[37] ,
\rbus_data_out[36] , \rbus_data_out[35] , \rbus_data_out[34] ,
\rbus_data_out[33] , \rbus_data_out[32] }), .TData2({
\rbus_enable_out[5] , \rbus_control_out[5] , \rbus_extend_out[5] ,
\rbus_data_out[47] , \rbus_data_out[46] , \rbus_data_out[45] ,
\rbus_data_out[44] , \rbus_data_out[43] , \rbus_data_out[42] ,
\rbus_data_out[41] , \rbus_data_out[40] }), .TData1({
\rbus_enable_out[6] , \rbus_control_out[6] , \rbus_extend_out[6] ,
\rbus_data_out[55] , \rbus_data_out[54] , \rbus_data_out[53] ,
\rbus_data_out[52] , \rbus_data_out[51] , \rbus_data_out[50] ,
\rbus_data_out[49] , \rbus_data_out[48] }), .TData0({
\rbus_enable_out[7] , \rbus_control_out[7] , \rbus_extend_out[7] ,
\rbus_data_out[63] , \rbus_data_out[62] , \rbus_data_out[61] ,
\rbus_data_out[60] , \rbus_data_out[59] , \rbus_data_out[58] ,
\rbus_data_out[57] , \rbus_data_out[56] }), .Vref(v_ref), .BISTMode(
bist_mode), .IOSTMode(iost_mode), .SCANMode(1'b0), .SCANClk(1'b0),
.SCANEn(1'b0), .SCANIn(1'b0), .SynClkIn(syn_clk_in), .CCtlEn(
tst_c_ctl_en), .CCtlLd(tst_c_ctl_ld), .CCtlI(tst_c_ctl_i), .CCtlPgm(
c_ctl_pgm), .PwrUp(pwr_up), .ExtBE(ext_be), .StopR(stop_r), .StopT(
stop_t), .ByPass(by_pass), .ByPSel(1'b1), .rclkASIC(1'b0), .tclkASIC(
1'b0), .PhStall(1'b0) );
endmodule