tst.tmg
3.65 KB
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
/*****************************************************************************/
/* custom variables */
/*****************************************************************************/
module = "tst"
wire_load = 128000
standard_load = 0.01
clock = "clock"
default_input_delay = 2.0
default_output_delay = 14.0
default_pin_delay = 10.0
default_input_load = 20
default_output_load = 20
default_pin_load = 150
default_drive_cell = "dfntnh"
default_drive_pin = "q"
default_period = 16.0
default_max_transition = 2.0
default_uncertainty = 1.0
/*****************************************************************************/
/* default environment */
/*****************************************************************************/
set_operating_conditions NOM
set_wire_load wire_load -mode top
/*****************************************************************************/
/* clock constraints */
/*****************************************************************************/
create_clock clock -period default_period -waveform { 0.0 default_period / 2 }
set_clock_skew -propagated -uncertainty default_uncertainty clock
/*****************************************************************************/
/* default constraint */
/*****************************************************************************/
set_input_delay default_input_delay -clock clock all_inputs() > /dev/null
set_output_delay default_output_delay -clock clock all_outputs() > /dev/null
set_load default_output_load * standard_load all_outputs() > /dev/null
set_load default_input_load * standard_load all_inputs() > /dev/null
set_driving_cell -cell default_drive_cell -pin default_drive_pin all_inputs() > /dev/null
set_drive 0 { clock }
set_input_delay 0 { clock }
set_fix_hold all_clocks()
set_max_transition default_max_transition current_design
/*****************************************************************************/
/* custom constraints */
/*****************************************************************************/
set_output_delay 10.0 -clock clock { tst_by_pass }
set_output_delay 4.0 -clock clock { tst_bist_mode } /* comes out of a latch */
set_output_delay 10.0 -clock clock { tst_iost_mode }
set_output_delay 10.0 -clock clock { tst_rac_reset }
set_output_delay 10.0 -clock clock { tst_ext_be }
set_output_delay 10.0 -clock clock { tst_c_ctl_en }
set_output_delay 10.0 -clock clock { tst_c_ctl_i }
set_output_delay 10.0 -clock clock { tst_c_ctl_ld }
set_output_delay 10.0 -clock clock { tst_synclk_set }
set_output_delay 10.0 -clock clock { tst_pwr_up }
set_output_delay 10.0 -clock clock { tst_ad16_enable_l_0 }
set_output_delay 10.0 -clock clock { tst_ad16_enable_l_1 }
set_output_delay 10.0 -clock clock { tst_ad16_read_l }
set_output_delay 10.0 -clock clock { tst_ad16_write_l }
set_output_delay 12.0 -clock clock { tst_idd_test }
set_output_delay 12.0 -clock clock { tst_reset_l_0 }
set_output_delay 12.0 -clock clock { tst_reset_l_1 }
set_output_delay 12.0 -clock clock { tst_reset_l_2 }
set_output_delay 12.0 -clock clock { tst_reset_l_3 }
set_output_delay 12.0 -clock clock { tst_reset_l_4 }
set_output_delay 12.0 -clock clock { tst_reset_l_5 }
set_output_delay 12.0 -clock clock { tst_reset_l_6 }
set_output_delay 12.0 -clock clock { tst_reset_l_7 }
set_output_delay 12.0 -clock clock { tst_reset_l_8 }
set_output_delay 12.0 -clock clock { tst_reset_l_9 }
set_load 1.0 { "tst_reset_l_*" }
set_false_path -from "ad16_data_in*" -to tst_ad16_write_l