tm_mux1.ss 2.8 KB
/* Echo start time */
sh "date"
/*****************************************************************************/
/* custom variables                                                          */
/*****************************************************************************/
module = "tm_mux1"
default_max_transition = 1.5


/*****************************************************************************/
/* set the path and read                                                     */
/*****************************************************************************/
search_path = search_path \
   + "../src" \
   + "../../inc" \
   + "../../../lib/verilog/user" \
   + "../../syn"

read -f verilog module + ".v"

current_design = module

/*****************************************************************************/
/* default constraint                                                        */
/*****************************************************************************/
 
set_dont_touch u_*

set_operating_conditions NOM -library rcp.db
set_wire_load 256000 -mode top
create_clock gclk -period 16.0 -waveform {0 8.0}
set_input_delay 11.0 -clock gclk all_inputs()
set_output_delay 2.0 -clock gclk all_outputs()
max_delay 6.0 -to all_outputs()
set_load 0.5 all_outputs()

set_max_area 0
set_dont_touch { ne35hd130d/nt01d* }
set_max_transition default_max_transition current_design

set_driving_cell -none { gclk }
set_drive 0 { gclk }
set_dont_touch_network { gclk }
set_arrival 0 gclk
set_dont_use {ne35hd130d/mbnfnr}

/*****************************************************************************/
/* custom constraints                                                        */
/*****************************************************************************/
set_output_delay 8 -clock  gclk { sort_tex_* }
set_input_delay 2 -clock  gclk { dout_bnk*l[*], dout_bnk*h[*] }
set_output_delay 12 -clock  gclk { swap_*_low*, swap_*_high*}

/*****************************************************************************/
/* check                                                                     */
/*****************************************************************************/
link

check_design > module + ".lint"

/*****************************************************************************/
/* compile                                                                   */
/*****************************************************************************/

ungroup -flatten -all
compile -map_effort high -ungroup_all

/*****************************************************************************/
/* write                                                                     */
/*****************************************************************************/
include "report.dc"

write -format edif -hierarchy -o module + ".edf" module

/* Echo end time */
sh "date"

quit