divctl.in 8.46 KB
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189 190 191 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 208 209 210 211 212 213 214 215 216 217 218 219 220 221 222 223 224 225 226 227 228 229 230 231 232 233 234 235 236 237 238 239 240 241 242 243 244 245 246 247 248 249 250 251 252 253 254 255 256 257 258 259 260 261 262 263 264 265 266 267 268 269 270 271 272 273 274 275 276 277 278 279 280 281 282 283 284 285 286 287 288 289 290 291 292 293 294 295 296 297 298 299 300 301 302 303 304 305 306 307 308 309 310 311 312 313 314 315 316 317 318 319 320 321 322 323 324 325 326 327 328 329 330 331 332 333 334 335 336 337 338 339 340 341 342 343 344 345 346 347 348 349 350 351 352 353 354 355 356 357 358 359 360 361 362 363 364 365 366 367 368 369 370 371 372 373 374 375 376 377 378 379 380 381 382 383 384 385 386 387 388 389 390 391 392 393 394 395 396 397 398 399 400 401 402 403 404 405 406 407 408 409 410 411 412 413 414 415 416 417 418 419 420 421 422 423 424 425 426 427 428 429 430 431 432 433 434 435 436 437 438 439 440 441 442 443 444 445 446 447 448 449 450 451 452 453 454 455 456 457 458 459 460 461 462 463 464 465 466 467 468 469 470 471 472 473 474 475 476 477 478 479 480 481 482 483 484 485 486 487 488 489 490 491 492
prog_name  divctl
;;;;;;;;;;;;;;;;;;;
start
op init_div
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      sp_recp

element 0w
reg_assign vS $v0
vsh_offset 0
elh_offset 0

reg_assign vTH    $v1
reg_assign vTL    $v2
reg_assign vDH    $v3
reg_assign vDL    $v4
reg_assign vDHexp $v5
reg_assign vDLexp $v6
reg_assign vTemp  $v7

dData  0  0x8001
dData  1  0x7fff
dData  2  0xa004
dData  3  0x0128
dData  4  0xabed
dData  5  0x0098
dData  6  0xf0ed
dData  7  0x0982

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      sp_recp

element 5w
reg_assign vS $v5
vsh_offset 2
elh_offset 3

reg_assign vTH    $v5
reg_assign vTL    $v10
reg_assign vDH    $v15
reg_assign vDL    $v20
reg_assign vDHexp $v25
reg_assign vDLexp $v30
reg_assign vTemp  $v4

dData  0  0x0918
dData  1  0xe982
dData  2  0x00d0
dData  3  0xc9c0
dData  4  0x01e3
dData  5  0x8000
dData  6  0x0c00
dData  7  0xc138

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      sp_sqrt

element 1w
reg_assign vS $v1
vsh_offset 2
elh_offset 3

reg_assign vTH    $v8
reg_assign vTL    $v9
reg_assign vDH    $v10
reg_assign vDL    $v11
reg_assign vDHexp $v12
reg_assign vDLexp $v13
reg_assign vTemp  $v14

dData  0  0x1e18
dData  1  0xeda1
dData  2  0x0054
dData  3  0xff87
dData  4  0x0e82
dData  5  0xfff2
dData  6  0x7c18
dData  7  0x0001

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      sp_sqrt

element 4w
reg_assign vS $v4
vsh_offset 0
elh_offset 1

reg_assign vTH    $v28
reg_assign vTL    $v29
reg_assign vDH    $v30
reg_assign vDL    $v31
reg_assign vDHexp $v0
reg_assign vDLexp $v1
reg_assign vTemp  $v2

dData  0  0xefff
dData  1  0x00f0
dData  2  0x880a
dData  3  0x0a48
dData  4  0x9eae
dData  5  0x2575
dData  6  0xd890
dData  7  0x0000

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_recp

element 7w
reg_assign vS $v3
vsh_offset 6
elh_offset 2

reg_assign vTH    $v10
reg_assign vTL    $v21
reg_assign vDH    $v30
reg_assign vDL    $v14
reg_assign vDHexp $v25
reg_assign vDLexp $v16
reg_assign vTemp  $v7

dData  0  0x0000_0341
dData  1  0xffff_f817
dData  2  0x04a7_0004
dData  3  0xffec_1870
dData  4  0x0000_0e76
dData  5  0xfefe_efa5
dData  6  0x0001_0192
dData  7  0xffff_ff45

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_recp_chain

element 4w
reg_assign vS $v1
vsh_offset 1
elh_offset 5

reg_assign vTH    $v10
reg_assign vTL    $v12
reg_assign vDH    $v30
reg_assign vDL    $v14
reg_assign vDHexp $v25
reg_assign vDLexp $v26
reg_assign vTemp  $v7

dData  0  0xdead_beef
dData  1  0x0091_8272
dData  2  0x8000_0001
dData  3  0x789a_bcde
dData  4  0xffff_f00d
dData  5  0x0000_1927
dData  6  0xffff_8000
dData  7  0x0000_7fff

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_recp_chain

element 2w
reg_assign vS $v4
vsh_offset 5
elh_offset 1

reg_assign vTH    $v18
reg_assign vTL    $v9
reg_assign vDH    $v14
reg_assign vDL    $v15
reg_assign vDHexp $v26
reg_assign vDLexp $v7
reg_assign vTemp  $v19

dData  0  0xa5a5_5a5a
dData  1  0x5a5a_5a5a
dData  2  0x7fff_ffff
dData  3  0x8000_0000
dData  4  0x0f0f_0f0f
dData  5  0xf0f0_f0f0
dData  6  0x0000_00ff
dData  7  0xffff_ff00

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt_chain

element 1w
reg_assign vS $v5
vsh_offset 2
elh_offset 4

reg_assign vTH    $v18
reg_assign vTL    $v29
reg_assign vDH    $v19
reg_assign vDL    $v13
reg_assign vDHexp $v11
reg_assign vDLexp $v10
reg_assign vTemp  $v24

dData  0  0x9812_9208
dData  1  0x0000_9928
dData  2  0xffff_ff87
dData  3  0x7abc_def0
dData  4  0x0000_0076
dData  5  0x8a82_9831
dData  6  0x5555_aaaa
dData  7  0xaaaa_5555

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt

element 4w
reg_assign vS $v5
vsh_offset 6
elh_offset 7

reg_assign vTH    $v5
reg_assign vTL    $v26
reg_assign vDH    $v17
reg_assign vDL    $v8
reg_assign vDHexp $v29
reg_assign vDLexp $v30
reg_assign vTemp  $v31

dData  0  0xffff_f0ec
dData  1  0x0192_3993
dData  2  0xf7e3_7281
dData  3  0x0000_8283
dData  4  0x9020_0210
dData  5  0x0000_8888
dData  6  0x9983_a900
dData  7  0xa793_3883

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt_chain

element 4w
reg_assign vS $v5
vsh_offset 6
elh_offset 7

reg_assign vTH    $v5
reg_assign vTL    $v26
reg_assign vDH    $v17
reg_assign vDL    $v8
reg_assign vDHexp $v29
reg_assign vDLexp $v30
reg_assign vTemp  $v31

dData  0  0x8000_0001
dData  1  0xffff_8001
dData  2  0x0000_0001
dData  3  0x8000_0000
dData  4  0xffff_8000
dData  5  0x0000_0000
dData  6  0x1234_5678
dData  7  0x8765_4321

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_recp_chain

element 0w
reg_assign vS $v0
vsh_offset 0
elh_offset 0

reg_assign vTH    $v1
reg_assign vTL    $v2
reg_assign vDH    $v3
reg_assign vDL    $v4
reg_assign vDHexp $v5
reg_assign vDLexp $v6
reg_assign vTemp  $v7

dData  0  0x0000_0001
dData  1  0x0000_0003
dData  2  0x0000_0005
dData  3  0x0000_0009
dData  4  0x0000_0011
dData  5  0x0000_0021
dData  6  0x0000_0041
dData  7  0x0000_0081

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_recp_chain

element 1w
reg_assign vS $v1
vsh_offset 2
elh_offset 3

reg_assign vTH    $v8
reg_assign vTL    $v9
reg_assign vDH    $v10
reg_assign vDL    $v11
reg_assign vDHexp $v12
reg_assign vDLexp $v13
reg_assign vTemp  $v14

dData  0  0x0000_0108
dData  1  0x0000_0218
dData  2  0x0000_0428
dData  3  0x0000_0808
dData  4  0x0000_1f00
dData  5  0x0000_2a00
dData  6  0x0000_4e00
dData  7  0x0000_8c00

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_recp_chain

element 0w
reg_assign vS $v0
vsh_offset 0
elh_offset 0

reg_assign vTH    $v10
reg_assign vTL    $v21
reg_assign vDH    $v30
reg_assign vDL    $v14
reg_assign vDHexp $v25
reg_assign vDLexp $v16
reg_assign vTemp  $v27

dData  0  0x0001_1000
dData  1  0x0002_2000
dData  2  0x0004_3000
dData  3  0x0008_4000
dData  4  0x0010_5000
dData  5  0x0020_6000
dData  6  0x0047_0000
dData  7  0x008f_0000

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_recp_chain

element 1w
reg_assign vS $v1
vsh_offset 2
elh_offset 3

reg_assign vTH    $v8
reg_assign vTL    $v9
reg_assign vDH    $v10
reg_assign vDL    $v11
reg_assign vDHexp $v12
reg_assign vDLexp $v13
reg_assign vTemp  $v14

dData  0  0x0190_0000
dData  1  0x0250_0000
dData  2  0x04b0_0000
dData  3  0x08d0_0000
dData  4  0x1700_0000
dData  5  0x2600_0000
dData  6  0x4500_0000
dData  7  0x0000_0000

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt_chain

element 0w
reg_assign vS $v0
vsh_offset 0
elh_offset 0

reg_assign vTH    $v1
reg_assign vTL    $v2
reg_assign vDH    $v3
reg_assign vDL    $v4
reg_assign vDHexp $v5
reg_assign vDLexp $v6
reg_assign vTemp  $v7

dData  0  0x0000_0001
dData  1  0x0000_0002
dData  2  0x0000_0004
dData  3  0x0000_0008
dData  4  0x0000_0010
dData  5  0x0000_0020
dData  6  0x0000_0040
dData  7  0x0000_0080

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt_chain

element 1w
reg_assign vS $v1
vsh_offset 2
elh_offset 3

reg_assign vTH    $v8
reg_assign vTL    $v9
reg_assign vDH    $v10
reg_assign vDL    $v11
reg_assign vDHexp $v12
reg_assign vDLexp $v13
reg_assign vTemp  $v14

dData  0  0x0000_0100
dData  1  0x0000_0200
dData  2  0x0000_0400
dData  3  0x0000_0800
dData  4  0x0000_1000
dData  5  0x0000_2000
dData  6  0x0000_4000
dData  7  0x0000_8000

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt_chain

element 0w
reg_assign vS $v0
vsh_offset 0
elh_offset 0

reg_assign vTH    $v10
reg_assign vTL    $v21
reg_assign vDH    $v30
reg_assign vDL    $v14
reg_assign vDHexp $v25
reg_assign vDLexp $v16
reg_assign vTemp  $v27

dData  0  0x0001_0000
dData  1  0x0002_0000
dData  2  0x0004_0000
dData  3  0x0008_0000
dData  4  0x0010_0000
dData  5  0x0020_0000
dData  6  0x0040_0000
dData  7  0x0080_0000

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op      dp_sqrt_chain

element 1w
reg_assign vS $v1
vsh_offset 2
elh_offset 3

reg_assign vTH    $v8
reg_assign vTL    $v9
reg_assign vDH    $v10
reg_assign vDL    $v11
reg_assign vDHexp $v12
reg_assign vDLexp $v13
reg_assign vTemp  $v14

dData  0  0x0100_0000
dData  1  0x0200_0000
dData  2  0x0400_0000
dData  3  0x0800_0000
dData  4  0x1000_0000
dData  5  0x2000_0000
dData  6  0x4000_0000
dData  7  0x0000_0000

end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;