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;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;; ;;
;; MULTIPLIER DATAPATH AND INSTRUCTION DECODE TEST: ;;
;; ;;
;; VMACQ, VMULU, VMULQ, VMUDN, VMULF, VMUDM, VMUDL,;;
;; VMUDHL, VMUDH, VMADN, VMADM, VMADHL, VMADL, ;;
;; VMADH, VMACU, VMACF ;;
;; ;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
prog_name vmu
reg_assign vS $v9
reg_assign vT $v11
reg_assign vD $v13
reg_assign vDexp $v15
reg_assign vTemp $v17
reg_assign vAccL $v19
reg_assign vAccM $v21
reg_assign vAccH $v23
reg_assign vAccLexp $v25
reg_assign vAccMexp $v27
reg_assign vAccHexp $v29
reg_assign v4000 $v31
reg_assign v0001 $v0
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;
;; VMADL
;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op vmadl
element 4w
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vAccH 0xffff 0x0000 0xffff 0x0000 0x0000 0x0000 0xffff 0x0000
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
start
op vmadl
element 0h
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vAccM 0xa251 0x44a2 0x8944 0x1289 0x2512 0x4a25 0x944a 0x2894
vAccH 0xffff 0x0000 0xffff 0x0000 0x0000 0x0000 0xffff 0x0000
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
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op vmadl
element 0q
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vT 0x16e9 0x0000 0x6e94 0x0000 0xe941 0x0000 0x9411 0x0000
vAccL 0xa089 0x4112 0x8224 0x0448 0x0891 0x1122 0x2244 0x4489
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vAccH 0xffff 0x0000 0x0000 0x0000 0xffff 0x0000 0x0000 0xffff
end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;
;; Slice0: (01ff,7e00)
;; Slice1: (03ff,7c00)
;; Slice2: (07ff,7800)
;; Slice3: (0fff,7000)
;; Slice4: (1fff,6000)
;; Slice5: (3fff,4000)
;; Slice6: (abcd,ef01)
;; Slice7: (1234,5678)
;;
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op vmadl
element vector
vS 0x01ff 0x03ff 0x07ff 0x0fff 0x1fff 0x3fff 0xabcd 0x1234
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end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;; Normal
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op vmadl
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;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;; overflow
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op vmadl
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;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;; underflow
start
op vmadl
element vector
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;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;
;; VMADH
;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
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op vmadh
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end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
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op vmadh
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end
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
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op vmadh
element 1q
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;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;
;; Slice0: (fe00,01ff)
;; Slice1: (fc00,03ff)
;; Slice2: (f800,07ff)
;; Slice3: (f000,0fff)
;; Slice4: (e000,1fff)
;; Slice5: (c000,3fff)
;; Slice6: (8000,7fff)
;; Slice7: (0000,ffff)
;;
start
op vmadh
element vector
vS 0xfe00 0xfc00 0xf800 0xf000 0xe000 0xc000 0x8000 0x0000
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end