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#  Verilog source files                             #
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LAYDIR  = 	/hosts/jax/a/Reality/mdevroot/PR/hw/chip/rcp/layout

.SUFFIXES : .pst .cap .edf .edf_ipo

resyn : memspan.edf_ipo vi.edf_ipo io_ri.edf_ipo if_logic.edf_ipo

update : 
	cp $(LAYDIR)/memspan/memspan.edf memspan.edf
	cp $(LAYDIR)/memspan/memspan.pst memspan.pst
	cp $(LAYDIR)/vi/vi.edf vi.edf
	cp $(LAYDIR)/vi/vi.pst vi.pst
	cp $(LAYDIR)/io_ri/io_ri.edf io_ri.edf
	cp $(LAYDIR)/io_ri/io_ri.pst io_ri.pst
	cp $(LAYDIR)/if_logic/if_logic.edf if_logic.edf
	cp $(LAYDIR)/if_logic/if_logic.pst vi.pst

memspan.edf_ipo : memspan.cap memspan.ss
vi.edf_ipo	: vi.cap vi.ss
io_ri.edf_ipo	: io_ri.cap io_ri.ss
if_logic.edf_ipo: if_logic.cap if_logic.ss

.pst.cap :
	sed -e '/^[^C]/d\
	   s/C \([^ ]*\) *\([^ ]*\) *\([^ ]*\) *\([^ ]*\) *\([^ ]*\) *\([^ ]*\) */set_load \6 \2/' $*.pst > $*.cap

.edf.edf_ipo :
	dc_shell < $*.ss > $*.synlog