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#  Verilog source files                             #
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SRCDIR  = ../src
INCDIR  = ../../inc
LIBDIR  = ../../../lib/verilog/user

SI_SRCS =       $(SRCDIR)/si.v  \
                $(SRCDIR)/si_control.v  \
                $(SRCDIR)/si_pif_if.v  \
                $(SRCDIR)/si_dma.v  \
		$(LIBDIR)/cbus_driver.v \
		$(LIBDIR)/dbus_driver.v \
                $(SRCDIR)/si_pchclk.v

INC_FILES =     $(INCDIR)/si.vh \
                $(INCDIR)/rcp.vh \
                $(INCDIR)/reality.vh


default : si.vsyn  

si.vsyn : si.edf edf2vsyn.ss
	dc_shell -f edf2vsyn.ss

si.edf : si.ss $(SI_SRCS) $(INC_FILES) $(LIBDIR)/cbus_driver.v $(LIBDIR)/dbus_driver.v
	dc_shell -f si.ss | tee si.synlog