Makefile
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#
#####################################################
# Verilog source files #
#####################################################
SRCDIR = ../src
ST_SRCS = $(SRCDIR)/st.v \
$(SRCDIR)/strgba.v \
$(SRCDIR)/strgbaoffset.v \
$(SRCDIR)/strgbaoffseti.v \
$(SRCDIR)/ststwl.v \
$(SRCDIR)/stz.v \
$(SRCDIR)/stzoffset.v \
$(SRCDIR)/stzoffseti.v \
$(SRCDIR)/adder21b.v \
$(SRCDIR)/adder27b.v \
$(SRCDIR)/adder32b.v
default: st.edf st.vsyn
st.edf: st.ss ../src/st.v strgba.edf ststwl.edf stz.edf
dc_shell -f st.ss | tee st.synlog
strgba.edf: strgba.ss ../src/strgba.v ../src/adder21b.v ../src/strgbaoffseti.v
dc_shell -f strgba.ss | tee strgba.synlog
ststwl.edf: ststwl.ss ../src/ststwl.v ../src/adder27b.v
dc_shell -f ststwl.ss | tee ststwl.synlog
stz.edf: stz.ss ../src/stz.v ../src/adder32b.v ../src/stzoffseti.v
dc_shell -f stz.ss | tee stz.synlog
PRDEPTH=../../../../..
include $(PRDEPTH)/PRdefs
include $(PRDEPTH)/PRrules
LDIRT = *.log *.edf *.lint *.synlog *.vsyn