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#  Verilog source files                             #
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SRCDIR  = ../src

TST_SRCS =       $(SRCDIR)/tst.v 


default : tst.vsyn 

tst.vsyn: edf2vsyn.ss tst.edf
	dc_shell -f edf2vsyn.ss

tst.edf: tst.ss $(TST_SRCS)
	dc_shell -f tst.ss | tee tst.synlog


PRDEPTH=../../../../..
include $(PRDEPTH)/PRdefs 
include $(PRDEPTH)/PRrules 
LDIRT = *.log *.edf *.lint *.synlog *.vsyn