module mx21d1 (z, i0, i1, s);
   input i0, i1, s;
   output z;
`ifdef SYNTH
    reg iz;
    buf (z,iz);
    always @(s or i0 or i1)
       case ({s})
           1'b0: iz = i0;
           1'b1: iz = i1;
       endcase
`else
   not                  G3(N3, s);
   and                  G4(N4, i0, N3),
                        G5(N5, s, i1),
                        G6(N6, i0, i1);
   or                   G7(z, N4, N5, N6);
`endif
endmodule