module mx22d1 (z, zn, i0, i1, s);
   input i0, i1, s;
   output z, zn;
`ifdef SYNTH
    reg iz;
    buf (z,  iz);
    not (zn, iz);
    always @(s or i0 or i1)
       case ({s})
           1'b0: iz = i0;
           1'b1: iz = i1;
       endcase
`else
   and                  G2(N2, s, i1),
                        G3(N3, N4, i0);
   not                  G4(N4, s),
                        G6(zn, J$z);
   buf                  E0(z, J$z);
   or                   G8(J$z, N2, N3);
`endif
endmodule