div_conn_seeds.flr
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#cell2 * div_conn_seeds flr * 3 any 0 v8r4.6.4
# "6-Dec-94 GMT" "8:27:30 GMT" "6-Dec-94 GMT" "8:27:30 GMT" rohm * .
# floor plan information
V 3 ChipComp/ChipAssist
A 96 -2601 2704 2459
B 95 -2602 2705 2460
H udivrom div_rom 2 2490 -333 0 0
I "div_sc" "div_sc" "" H 312 0 2488 2037 18 .5 1 12221 19 1 0 0
$CONNS
CON DivOut[0] 0 2
CON VTH[15] 0 2
CON VTH[14] 0 2
CON VTH[13] 0 2
CON VTH[12] 0 2
CON VTH[11] 0 2
CON VTH[10] 0 2
CON VTH[9] 0 2
CON VTH[8] 0 2
CON VTH[7] 0 2
CON VTH[6] 0 2
CON VTH[5] 0 2
CON VTH[4] 0 2
CON VTH[3] 0 2
CON DivOut[1] 0 2
CON DivOut[15] 0 2
CON DivOut[14] 0 2
CON DivOut[13] 0 2
CON DivOut[12] 0 2
CON DivOut[11] 0 2
CON DivOut[10] 0 2
CON DivOut[9] 0 2
CON DivOut[8] 0 2
CON DivOut[7] 0 2
CON DivOut[6] 0 2
CON DivOut[5] 0 2
CON DivOut[4] 0 2
CON DivOut[3] 0 2
CON DivOut[2] 0 2
CON VTL[3] 0 2
CON VTL[2] 0 2
CON VTL[1] 0 2
CON VTL[0] 0 2
CON OpCode[5] 0 2
CON OpCode[4] 0 2
CON OpCode[3] 0 2
CON OpCode[2] 0 2
CON OpCode[1] 0 2
CON OpCode[0] 0 2
CON El2 0 2
CON OpCodeValid 0 2
CON Reset_l 0 2
CON CLK 0 4
CON VTL[4] 0 2
CON VTH[2] 0 2
CON VTH[1] 0 2
CON VTH[0] 0 2
CON VTL[15] 0 2
CON VTL[14] 0 2
CON VTL[13] 0 2
CON VTL[12] 0 2
CON VTL[11] 0 2
CON VTL[10] 0 2
CON VTL[9] 0 2
CON VTL[8] 0 2
CON VTL[7] 0 2
CON VTL[6] 0 2
CON VTL[5] 0 2
$END